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verilog程序设计教程

本篇文章给大家分享verilog程序设计，以及verilog程序设计教程对应的知识点，希望对各位有所帮助。

简述信息一览：

1、编译，通过后，添加波形文件，如下图所示。保存，点击波形仿真按钮，开始波形仿真，如下图所示。仿真成功，结果如下图所示。波形仿真情况1：使能en及m=1时模23计数仿真结果如下图。波形仿真情况2：循环及m=0时模119计数仿真结果如下图。

2、当计数器达到24时，它会触发一个复位信号，使计数器回到零点，实现24进制的循环。需要注意的是，虽然复位信号会在计数到24时产生，但实际计数过程中，我们不会看到24这个数字。24进制计数器的构造巧妙地利用了这种特性。

（图片来源网络，侵删）

3、LS161 是同步预置，异步清零，两种方法反馈数值差 1 ，清零法是计数到 24 去清零。

4、LS290是一个十进制异步计数器，具有可编程的计数功能。每片74LS290都有四个输出端，可以表示0到9的十进制数。为了构造一个24进制计数器，我们可以将两片74LS290级联起来：第一片作为低位计数器，计数范围为0到9；第二片作为高位计数器，其计数范围被限制在0到2。

在Verilog编程中，实现小数分频且占空比非50%的方法主要包括以下几点：5倍分频设计：利用9个参考时钟周期：通过设置一个9位移位寄存器，并在每个周期向左循环移位，来生成两个对称的脉冲。产生对称脉冲：为了确保对称性，需要在第5个计时周期的下降沿***集信号，以产生包含5个周期的两个对称脉冲。

（图片来源网络，侵删）

偶数分频，如将clk分频为clk_N（N为偶数），意味着N个时钟周期变为一个周期，如8分频时，时钟周期扩大8倍，高电平占空比为50%。Verilog代码实现包括上升沿触发的模N计数和时钟翻转，可产生占空比为50%的偶数分频时钟。

偶数分频：通常***用D触发器级联或计数器实现，通过D触发器实现N次幂的偶数分频。例如，2分频、4分频或8分频等。然而，这种方法无法直接实现奇数分频或非2的幂次分频。奇数分频：有多种实现方法，包括Moore状态机和计数器。

解决如何在给定的8位二进制数组中找出从左至右的第一个指定数值（目标值）的问题，比如找出第一个1或0。设计思路包括三个步骤：首先，创建一个记录数据每个位置的“位置数组”，数据为8位，因此需要8个位置记录，额外设置一个默认值用于数据中未找到目标值时的处理。

在Verilog编程中，按位或（Bitwise OR）和逻辑或（Logical OR）操作有着明显的区别。按位或（|）是针对二进制位进行操作，将两个二进制数对应位进行逻辑或运算，结果位的值取决于两个输入位中至少有一个为1。

斐波那契LFSR是一种特殊的LFSR，以著名的数学序列命名，其状态转移规律基于特定的抽头顺序。例如，***斐波那契LFSR的反馈函数为011，这意味着每个时钟周期，最右边的位会被移出，然后根据反馈逻辑进位。这种LFSR的周期为7，因为\（2^3 - 1 = 7\）。

在Verilog编程中，实现奇数分频并保持占空比50%，可以通过以下方法实现：三分频方法：设置两个六分频寄存器：一个用于上升沿触发，一个用于下降沿触发。翻转逻辑：上升沿触发的寄存器在计数器达到0时翻转，下降沿触发的寄存器在计数器达到2时翻转。这样可以实现中间翻转，得到占空比50%的信号。

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