vhdl程序设计

文章阐述了关于vhdl程序设计，以及vhdl编程题的信息，欢迎批评指正。

简述信息一览：

• 1、VHDL程序设计中,用WITH_SELECT_WHEN语句描述4个16位至1个16位输出的4...
• 2、使用VHDL的CASE语句,设计七段译码器程序,
• 3、请高手帮我设计一个VHDL的255-0的循环减法计数器程序
• 4、用vhdl设计四输入与门,两种方法
• 5、基于vhdl电子秒表的系统设计怎么做?
• 6、怎样把50MHZ分频为100HZ和1KHZ的VHDL语言的程序设计?

VHDL程序设计中,用WITH_SELECT_WHEN语句描述4个16位至1个16位输出的4...

1、首先第一步就是把4个寄存器的输出送到某一组输出线上，可使用四选一多路选择器，也可使用三态门。用四选一实现和用三态门实现。

2、端口是bit类型，无需声明IEEE库和IEEE.STD_LOGIC.1164程序包。2-4译码器不是优先级结构，应当用case语句描述。字符串文字应当使用双引号。信号赋值号是“=”，而不是“：=”。

3、END behav；这个程序使用了CASE语句来根据输入的4位BCD码值，输出相应的7段码。通过这种方式，可以实现高效的数字显示译码功能。总之，VHDL的CASE语句提供了灵活且强大的条件选择机制，适用于各种逻辑设计场景，特别是数字电路的设计。通过上述示例，我们可以看到如何使用CASE语句来实现一个简单的七段译码器。

4、移位检测：对寄存器进行右移，如果最低位为1，则与预设值0xA001进行异或操作；如果最低位为0，则直接进行右移。 重复循环：对每个数据字节重复步骤2和3，直到所有字节处理完毕。 生成校验码：处理完所有字节后，寄存器中的值即为CRC16校验码。

5、而所谓“选择信号赋值语句”，则是case语句与信号赋值语句的结合。一个并行的选择信号赋值语句也可以用一个进程来代替：这个进程体是由case语句和信号赋值语句构成的。

6、计数器——对输入信号的脉冲数进行累计 锁存器——锁存测得的频率值 LED显示——将频率值显示在数码管上 顶层文件框图如下：用元件例化语句写出频率计的顶层文件。提示：十进制计数器输出的应是4位十进制数的BCD码，因此输出一共是4×4bit。

使用VHDL的CASE语句,设计七段译码器程序,

REG32B为锁存器。在信号Load的上升沿时，立即对模块的输入口的数据锁存到REG32B的内部，并由REG32B的输出端输出，然后，七段译码器可以译码输出。在这里使用了锁存器，好处是可以稳定显示数据，不会由于周期性的清零信号而不断闪烁。CNT10为十进制计数器。有一时钟使能输入端ENA，用于锁定计数值。

根据CPLD电路的层次化设计功能，设计出如图7所示的顶层设计框图。 6位十进制的计数器对输入的脉冲计数，有加减计数控制和清零计数值控制，输出6位十进制计数值，每位都用4位BCD码表示，共有24根线。

秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时，可以用校时电路校时、校分。

uniform就是来选取一个随机数，比如我在写4——16译码器的仿真程序，其中就要定义a，b，c，d四个信号，然后就像你说的用uniform函数，来生成随机数。

VHDL激励文件结构与设计文件类似，以3-8译码器为例进行说明。激励文件包括以下部分：1）库声明与使用 2）实体声明 3）结构体声明 4）元件声明 5）设计文件实体实例化 6）信号生成 激励文件根据输入输出关系分为组合逻辑和时序逻辑。

共阴极是阴极一颗总线，阳极各自的。显示时要有驱动程序，八段数码管为七段字段和一个小数点组成，从上方开始，顺时针方向定义为a，b，c，d，e，f 中间一段为g，右下角的小数点为dp 比方显示4亮的时候，就要满足b，c，f，g被驱动，程序一般固定在芯片中，如74LS148芯片。

请高手帮我设计一个VHDL的255-0的循环减法计数器程序

校时电路是直接加一个脉冲信号到时计数器或者分计数器或者秒计数器来对“时”、“分”、“秒”显示数字进行校对调整。在本设计中，24小时时钟显示、秒表的设计和显示都是依靠单片机中的定时器完成。使用定时器T0产生1s的中断，在中断程序中完成每一秒数字的变化，并在主程序中动态显示该字符。其功能框图如图3所示。

在VHDL中，我们可以使用进程语句来实现计数器功能。比如，可以定义一个进程，每当输入时钟信号的上升沿到来时，计数器加1。当计数值达到5000时，输出信号翻转。这可以通过设置一个变量来跟踪计数值，并在计数值达到5000时触发输出信号的翻转来实现。

x 接近 0）然而，这样的计算费用可能是非常大的，尤其是在低速的处理器上。有许多的应用程序，尤其是传统的计算机图形每秒需要几千次的正弦值计算。

if min1=mh and min0=ml and hou1=hh and huo0=hl then q=in_1000；end if；end process；end one；仿真波形如下图16 图16 顶层原理图：感想 通过这次设计，既复习了以前所学的知识，也进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。

楼上没事吧，你***的是毛啊 楼主，我也遇到过和你一样的事情，那是因为编程之前没有选择好plc的型号。选择正确的型号之后如果还有叉子，说明你选择的plc没这个功能。

十进制计数、器蜂鸣报警模块、译码器模块、数据选择模块、六进制计数器。。

用vhdl设计四输入与门,两种方法

首先，理解逻辑门原理对于VHDL的学习至关重要。NOT门对输入进行反相；AND门仅在A和B输入都为1时产生1输出；OR门输出为1当A或B之一为1；XOR门在A和B之一为1时产生1输出。通过组合这些基本逻辑门，我们可以构建如寄存器和加法器等更复杂的数字电路。

输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。分频器的实现 本设计***用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。其VHDL语言略。

如图，在原理图输入界面双击，再出现的Symbol对话框中左侧选择。

基于vhdl电子秒表的系统设计怎么做?

1、实验原理 ：用层次化设计的方法以VHDL语言编程实现以下功能：【1】具有“时”、“分”、“秒”计时功能；时为24进制，分和秒都为60进制。

2、系统整体实现：新建原理图设计文件，将以上各个子模块按图连接起来，构成一个秒表设计系统。

3、另外整点报时功能，需要加入一个信号ring signal（这个信号时接给蜂鸣器的），也就是当分计数器=59，秒计数器=59时。给出一个 ring signal=1，这个ring signal=1的信号要持续多久，就看你自己设计经过几个时钟周期，让其停止。而音调的高低：可以给蜂鸣器送不同的电压来确定。

4、我们要实现“分分：秒秒”显示的电子秒表，需要设计计数频率为1Hz 的 计数器。

5、电子钟的设计原理：电子钟主要有四个模块组成： 扫描电路、计数模块电路、BCD 码转换电路、显示器驱动电路。由CP送入1HZ的时钟信号，并输入计数60的分频计秒电路。在计数至6o瞬间． 进位至计数60的分频计分分频使分频计分电路加1。而计秒电路也消除为0重新再计秒。计分电路与计时电路功能同上。

怎样把50MHZ分频为100HZ和1KHZ的VHDL语言的程序设计?

用PLL或DLL去配置时钟，软件都有自带现成的IP核。 PLL/DLL即锁相环。

.设计输入：设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可***用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言（Verilog、AHDL、VHDL语言），或者两者混用，***用层次化设计方法，分模块层次地进行描述。

频率为240Hz。我们可以参考实验四的图47，再做一个等效分频计数器，通过 产生的后级时钟使能信号将20MHz的时钟等效分频到240Hz。

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